濾波和抗干擾是任何智能儀器系統(tǒng)都必須考慮的問題，在傳統(tǒng)的應(yīng)用系統(tǒng)中，濾波部分往往要占用較多的軟件資源和硬件資源;而復(fù)雜可編程邏輯器件(CPLD)的出現(xiàn)，很好地解決了這一個(gè)問題。采用CPLD 實(shí)現(xiàn)濾波是一種高效可靠的方法，本文介紹了利用MAX+PLUS Ⅱ?qū)PLD編程來實(shí)現(xiàn)對(duì)傳感器和按鍵信號(hào)濾波和抗干擾。

1.濾波和抗干擾概述

在單片機(jī)應(yīng)用系統(tǒng)輸入信號(hào)中，常含有種種噪聲和干擾，它們來自被測(cè)信號(hào)源、傳感器、外界干擾源等。為了提高測(cè)量和控制精度，必須消除信號(hào)中的噪聲和干擾。噪聲有兩大類：一類為周期性的;另一類為不規(guī)則的。前者的典型代表為50Hz的工頻干擾，一般采用硬件濾波，使用積分時(shí)間等于20ms的整數(shù)倍的雙積分A/D轉(zhuǎn)換器，可有效地消除其對(duì)信號(hào)的影響。后者為隨機(jī)信號(hào)，它不是周期信號(hào)，可用數(shù)字濾波方法予以消弱或?yàn)V除。

所謂數(shù)字濾波，就是通過一定的計(jì)算或判斷程序來減少干擾信號(hào)在有用信號(hào)中的比重，故實(shí)際上它是一種軟件濾波。硬件濾波具有效率高的優(yōu)點(diǎn)，但要增加系統(tǒng)的投資和設(shè)備的體積，當(dāng)干擾的性質(zhì)改變時(shí)我們往往不得不重新搭接電路;軟件濾波是用程序?qū)崿F(xiàn)的，不需要增加設(shè)備，故投資少、可靠性高、穩(wěn)定性好，并且可以對(duì)頻率很低的信號(hào)實(shí)行濾波，隨著干擾的性質(zhì)改變只需修改軟件即可，具有靈活、方便、功能強(qiáng)的優(yōu)點(diǎn)，但要占用系統(tǒng)資源、降低系統(tǒng)的工作效率。一個(gè)傳統(tǒng)的實(shí)際系統(tǒng)，往往采用軟件和硬件相結(jié)合的濾波方法，這種結(jié)合是在兩者的優(yōu)缺點(diǎn)之間尋找一個(gè)平衡點(diǎn)。

2.采用CPLD設(shè)計(jì)

2.1 傳感器信號(hào)濾波

由于要對(duì)傳感器信號(hào)進(jìn)行數(shù)字濾波，CPLD要引入時(shí)鐘信號(hào)。因而對(duì)CPLD定義一輸入端clki，作為數(shù)字濾波器的計(jì)數(shù)脈沖輸入端。clki由單片機(jī)定時(shí)器1定時(shí)產(chǎn)生500Hz脈沖。以一路為例，泵沖信號(hào)濾波部分如圖1所示。

圖1 泵沖信號(hào)濾波部分

oo0為經(jīng)電平轉(zhuǎn)換后接近開關(guān)輸出的信號(hào)。當(dāng)oo0為低電平時(shí)，說明泵1未動(dòng)作，封鎖三端與門，時(shí)鐘信號(hào)clki無法通過，計(jì)數(shù)器bcn3n不計(jì)數(shù)。同理，當(dāng)aa4為高電平時(shí)，亦封鎖三端與門(至于aa4如何變化及作用下文有介紹)。故當(dāng)oo0為高、aa4為低時(shí)，clki接通計(jì)數(shù)器CLK端。當(dāng)oo0和clr端任意一個(gè)為低時(shí)，計(jì)數(shù)器清零。計(jì)數(shù)器bcn3n由MAX+PLUSII的文本編輯器編輯，其文本如下：

其輸出aa［4..0］等于計(jì)數(shù)器當(dāng)前的計(jì)數(shù)值。aa4就是aa［4..0］的最高位當(dāng)計(jì)數(shù)值達(dá)到10H(十六進(jìn)制)時(shí)，即aa4為高電平時(shí)，三端與門封鎖，計(jì)數(shù)器保持10H不變，除非有清零信號(hào)。其波形如圖2所示。

圖2 泵沖信號(hào)濾波部分波形圖

由波形可知，oo0為高，計(jì)數(shù)器開始計(jì)數(shù)。對(duì)于小的脈沖，計(jì)數(shù)器的最高位即aa4為低，認(rèn)為是干擾信號(hào);只有當(dāng)aa4為"1"時(shí)才認(rèn)為oo0的脈沖信號(hào)有效，并通過aa4將時(shí)鐘脈沖阻斷，使計(jì)數(shù)器值不再增加。這樣做是為了防止由于oo0的脈沖不定寬，使aa4的電平不定，后面無法進(jìn)行處理。還應(yīng)注意的是，把oo0引入了清零信號(hào)。當(dāng)信號(hào)有較多毛刺時(shí)，若oo0為低時(shí)不清零則使計(jì)數(shù)器不斷累加，積累到一定程度，使aa4為1，系統(tǒng)將認(rèn)為有一有效脈沖信號(hào)，產(chǎn)生誤動(dòng)作。

2.2中斷申請(qǐng)信號(hào)產(chǎn)生

中斷申請(qǐng)信號(hào)由圖3電路生成。

圖3 中斷申請(qǐng)信號(hào)生成電路

圖中四個(gè)計(jì)數(shù)器的最高位接四端或門，只要有一路信號(hào)為高，或門輸出就為高，并經(jīng)過非門，輸出低電平，接于D觸發(fā)器的時(shí)鐘端。D觸發(fā)器的D端始終為高電平。D觸發(fā)器為上升沿觸發(fā)器，若輸入D為1，在時(shí)鐘脈沖的上升沿，把"1"送入觸發(fā)器，使Q="1"。只有在CLRN端的clr信號(hào)有效時(shí)，D觸發(fā)器清零，Q="0"。其波形如圖4所示。

圖4 中斷申請(qǐng)信號(hào)生成電路波形圖

只要有一路信號(hào)為高，D觸發(fā)器時(shí)鐘端為低。當(dāng)所有4路都為低時(shí)，時(shí)鐘端由低變高，在上升沿，Q變?yōu)?quot;1"，發(fā)出中斷請(qǐng)求信號(hào)。

如果多路脈沖信號(hào)有重疊，例如有兩路信號(hào)發(fā)生重疊，而中斷信號(hào)只有在四路都為低時(shí)才會(huì)產(chǎn)生，因此需要對(duì)信號(hào)進(jìn)行鎖存。本設(shè)計(jì)采用D觸發(fā)器來實(shí)現(xiàn)鎖存，電路如圖5所示。

圖5 鎖存電路

當(dāng)aa4為由低變高時(shí)，a4變?yōu)楦唠娖健Ｓ蒫lr信號(hào)清零。

2.3按鍵消抖及數(shù)據(jù)輸出

按鍵的消抖也通過計(jì)數(shù)器來實(shí)現(xiàn)，電路原理圖如圖6所示。

圖6 消抖電路

按鍵未按下時(shí)為電平，封鎖時(shí)鐘信號(hào)。按鍵按下時(shí)，計(jì)數(shù)器開始計(jì)數(shù)。當(dāng)計(jì)數(shù)器輸出最高位為"1"時(shí)，亦封鎖時(shí)鐘信號(hào)，防止按鍵時(shí)間不定使需要的k14信號(hào)不定。當(dāng)按鍵信號(hào)為高電平時(shí)，對(duì)計(jì)數(shù)器清零，防止計(jì)數(shù)器累加干擾信號(hào)而造成誤動(dòng)作。波形如圖7所示。

圖7 按鍵消抖波形圖

泵沖和按鍵經(jīng)處理后的信號(hào)a4、b4、c4、d4、k04、k14、k24、k34，經(jīng)74373掛于數(shù)據(jù)總線，如圖8所示。74373使能信號(hào)由圖9電路產(chǎn)生。

圖8 掛數(shù)據(jù)總線電路

圖9 74373使能信號(hào)產(chǎn)生電路

它采用文本編輯，具體如下：

若單片機(jī)發(fā)出讀81XXH地址中數(shù)的信號(hào)，則選通此373，讀出其數(shù)。

小結(jié)

以上就是CPLD實(shí)現(xiàn)數(shù)字濾波及抗干擾的設(shè)計(jì)介紹了。采用CPLD可將軟硬件濾波的優(yōu)點(diǎn)兼而有之，同時(shí)將它們的缺點(diǎn)摒棄，從而達(dá)到揚(yáng)長去短的目的;而且用CPLD實(shí)現(xiàn)濾波只占用較少的資源，故可用其實(shí)現(xiàn)其它數(shù)字電路，同時(shí)實(shí)現(xiàn)濾波。目前該設(shè)計(jì)已在產(chǎn)品開發(fā)中成功應(yīng)用，效果良好。
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